Oprócz firm EDA, IP i SoC tegoroczny DAC wyróżniał się liczbą organizacji branżowych, które promowały swoją markę technologii i ustanawiały standardy, których powinna przestrzegać branża.

Accellera, organ promujący projektowanie, modelowanie i weryfikację standardów na poziomie systemu, został powiązany z kilkoma wiodącymi firmami w branży, z ogłoszeniami dotyczącymi standardów EDA i IP.

Lu Dai, starszy dyrektor ds. Inżynierii w firmie Qualcomm i Accellera, ogłosił wprowadzenie przenośnej wersji językowej i testu Stimulus Standard (PSS) 1.0 przez organizację.

Specyfikacja - dostępna do pobrania za darmo - pozwala użytkownikowi jednokrotnie określić zamiar weryfikacji i zachowania oraz wykorzystać je na wielu implementacjach i platformach.

Nowy standard jest dostępny od zaraz pobieranie za darmo.

Pojedyncza reprezentacja scenariuszy bodźców i testów dla testów SoC i wskaźników zasięgu dla weryfikacji sprzętu i oprogramowania może być używana przez wielu użytkowników na różnych poziomach integracji i w różnych konfiguracjach do generowania symulacji, emulacji, prototypowania FPGA i implementacji poksilikonowych.

Dai uważa, że ​​standard będzie miał „głęboki wpływ” na branżę, ponieważ przeniesie nacisk z weryfikacji na poziomie systemu i zwiększy produktywność projektantów, ponieważ będzie mógł używać jednej specyfikacji testu, która jest przenośna na wielu platformach do projektowania i weryfikacji.

Norma definiuje język specyficzny dla domeny i towarzyszące mu semantycznie równoważne deklaracje klasy C ++ oraz tworzy pojedynczą reprezentację scenariuszy bodźców i testów opartych na obiektowych językach programowania, językach weryfikacji sprzętowej i językach modelowania behawioralnego. Wynik może być wykorzystany przez cały zespół projektowy, od weryfikacji, dyscyplin testowych i projektowych, w różnych konfiguracjach i wybranie najlepszych narzędzi od różnych dostawców do wymagań weryfikacji. Standard wykorzystuje natywne konstrukcje do przepływu danych, współbieżności i synchronizacji, wymagań dotyczących zasobów oraz stanów i przejść.

Na DAC Cadence ogłosił, że jego narzędzie do projektowania Perspec System Verifier obsługuje standard Portable Test i Stimulus. Będąc częścią zestawu narzędzi Verifier, automatyzuje zamykanie pokrycia SoC w branży motoryzacyjnej, mobilnej i serwerowej, a także poprawia produktywność testów na poziomie systemu 10 razy.

Weryfikator systemu Perspec zapewnia abstrakcyjne podejście do definiowania przypadków użycia SoC z modelu PSS i wykorzystuje diagramy aktywności Unified Modeling Language (UML) do wizualizacji wygenerowanych testów.

Testy Perspec System Verifier są zoptymalizowane dla każdego narzędzia w pakiecie Verification Suite, w tym Cadence Xcelium Parallel Logic Simulation, Palladium Z1 Enterprise Emulation Platform i prototypowej opartej na Protium S1 FPGA. Narzędzie to integruje się również z platformą vManager Metoff-Driven Signoff do obsługi nowego pokrycia przypadków użycia w PSS. Generuje testy, które mogą korzystać z weryfikacji IP (VIP), dzięki czemu treść weryfikacji może być ponownie wykorzystana za pomocą metodologii PSS, w celu przyspieszenia weryfikacji SoC.

Kolejną firmą wspierającą PSS jest Mentor. Firma, która ma wkrótce wydać narzędzie Questa inFact, będzie wspierać ten standard. (Firma podarowała organizacji technologię Questa inFact w 2014 roku i jest to podstawa tego standardu, twierdzi firma.)

Uważa, że ​​PSS zwiększy adopcję przenośny bodziec do szerszego, powszechnego użytku i pomoc inżynierom IC w efektywnej współpracy w projektowaniu produktów dla nowych i wschodzących rynków, takich jak sztuczna inteligencja (AI), komunikacja bezprzewodowa 5G i autonomiczna jazda.

Questa inFact wykorzystuje techniki uczenia maszynowego i eksploracji danych w celu zwiększenia wydajności nawet 40-krotnie, mówi Mentor, i na wielu etapach rozwoju układów scalonych. Projektanci mogą przeprowadzić analizę wydajności i mocy na poziomie układu scalonego, inżynierowie weryfikujący mogą osiągnąć wyższy poziom pokrycia w krótszym czasie, podczas gdy inżynierowie walidacji mogą w pełni zintegrować sprzęt i oprogramowanie, a inżynierowie testowi mogą analizować i optymalizować swoje środowiska testowe regresji, wyjaśnił Mark Olen, kierownik grupy marketingu produktów, dział Mentor IC Verification Solutions.

Firma udoskonalała narzędzie w celu dostosowania go do PSS w miarę ewolucji i dodała stosowane uczenie maszynowe klasyfikacji do opartej na grafie technologii Questa inFact, aby umożliwić ukierunkowanie scenariuszy, które nie zostały jeszcze zweryfikowane. Przyspiesza to osiąganie celów pokrycia na poziomie bloku IP i zwiększa użyteczność testowania na czystym metalu na poziomie IC. Narzędzie uczy się z każdego kolejnego scenariusza podczas symulacji lub emulacji.

Zastosowanie technologii eksploracji danych rozszerza zastosowanie przenośnego bodźca poza weryfikację. Umożliwia to narzędziu gromadzenie i korelowanie działań na poziomie transakcji w celu scharakteryzowania parametrów wydajności projektu układu scalonego, takich jak wydajność i przepustowość routingu sieci szkieletowej, opóźnienie na poziomie systemu, spójność pamięci podręcznej, wydajność arbitrażu, wykonanie poza kolejnością i wydajność kodu operacyjnego. Może także analizować i optymalizować środowiska testowe regresji, aby uniknąć konieczności cykli symulacji i emulacji.

Narzędzia można użyć do wygenerowania scenariuszy testowych UVM SystemVerilog pod kątem funkcjonalnego pokrycia na poziomie bloku IP za pomocą symulatora Questa, a następnie ponownie użyć scenariuszy testowych do wygenerowania testów C / C ++ do generowania ruchu na poziomie IC za pomocą emulatora Veloce firmy . Może być również wykorzystywany do generowania kodu asemblera na poziomie systemu do weryfikacji zestawu instrukcji i scenariuszy C / C ++ do eksploracji architektury za pomocą wirtualnego systemu prototypowania Vista. W połączeniu z zestawem narzędzi Mentor Catapult High-Level Synthesis może generować scenariusze C / C ++ przed, a testy RTL po, syntezę behawioralną.