Outre les sociétés EDA, IP et SoC, le CAD de cette année a été distingué par le nombre d'organismes de l'industrie qui faisaient la promotion de leur marque technologique particulière et établissaient des normes que l'industrie devrait suivre.

Accellera, l'organisme qui fait la promotion des normes de conception, de modélisation et de vérification au niveau du système, était lié à plusieurs des plus grandes entreprises du secteur, avec des annonces concernant les normes EDA et IP.

La mission d'Accellera est de fournir un langage de plate-forme pour améliorer la conception et la vérification et la productivité des produits électroniques, a déclaré Lu Dai, directeur principal de l'ingénierie chez Qualcomm et président d'Accellera lors de l'annonce du Portable Test and Stimulus Standard (PSS) 1.0 qui avait été approuvé. par l'organisation.

La spécification - disponible en téléchargement gratuit - permet à l'utilisateur de spécifier une fois l'intention et les comportements de vérification et de les utiliser sur plusieurs implémentations et plates-formes.

La nouvelle norme est disponible immédiatement pour Télécharger gratuitement.

Une représentation unique des stimuli et des scénarios de test pour les mesures de test et de couverture SoC pour la vérification matérielle et logicielle peut être utilisée par de nombreux utilisateurs à différents niveaux d'intégration et sous différentes configurations pour générer la simulation, l'émulation, le prototypage FPGA et les implémentations post-silicium.

Dai pense que la norme aura un «impact profond» sur l'industrie, car elle détourne l'attention de la vérification au niveau du système et augmente la productivité des concepteurs en pouvant utiliser une spécification de test qui est portable sur plusieurs plates-formes pour la conception et la vérification.

La norme définit un langage spécifique au domaine et les déclarations de classe C ++ sémantiquement équivalentes et crée une représentation unique des stimuli et des scénarios de test basés sur des langages de programmation orientés objet, des langages de vérification matérielle et des langages de modélisation comportementale. Le résultat peut être utilisé par toute l'équipe de conception, des disciplines de vérification, de test et de conception, et sous différentes configurations et sélectionner les meilleurs outils de différents fournisseurs pour les exigences de vérification. La norme utilise des constructions natives pour le flux de données, la concurrence et la synchronisation, les besoins en ressources et les états et transitions.

Au CAD, Cadence a annoncé que son outil de conception Perspec System Verifier prend en charge la norme Portable Test and Stimulus. Faisant partie de la suite d'outils Verifier, il automatise les fermetures de couverture SoC automobile, mobile et serveur, et est également censé améliorer la productivité des tests au niveau du système par un facteur de 10.

Le vérificateur de système Perspec fournit une approche basée sur un modèle abstrait pour définir les cas d'utilisation SoC à partir du modèle PSS et utilise des diagrammes d'activité UML (Unified Modeling Language) pour visualiser les tests générés.

Les tests Perspec System Verifier sont optimisés pour chaque outil de Verification Suite, y compris Cadence Xcelium Parallel Logic Simulation, Palladium Z1 Enterprise Emulation Platform et Protium S1 FPGA-based prototyping platform. L'outil s'intègre également à la plate-forme vManager Metric-Driven Signoff de l'entreprise pour prendre en charge la nouvelle couverture de cas d'utilisation dans le PSS. Il génère des tests qui peuvent utiliser Verification IP (VIP), de sorte que le contenu de la vérification peut être réutilisé via la méthodologie PSS, pour accélérer la vérification SoC.

Mentor est une autre entreprise qui soutient le PSS. L'entreprise, sa prochaine version de l'outil Questa inFact, prendra en charge la norme. (La société a fait don de sa technologie Questa inFact à l'organisation en 2014 et c'est la base de la norme, affirme la société.)

Il estime que le PSS augmentera l'adoption stimulus portables dans une utilisation plus large et grand public et aident les ingénieurs IC à collaborer efficacement à la conception de produits pour les marchés nouveaux et émergents, tels que l'intelligence artificielle (IA), la communication sans fil 5G et la conduite autonome.

Questa inFact utilise des techniques d'apprentissage automatique et d'exploration de données pour augmenter la productivité jusqu'à un facteur 40, dit Mentor, et à travers plusieurs phases de développement de circuits intégrés. Les concepteurs peuvent effectuer une analyse des performances et de la puissance au niveau du circuit intégré, les ingénieurs de vérification peuvent atteindre des niveaux de couverture plus élevés en moins de temps, tandis que les ingénieurs de validation peuvent pleinement intégrer le matériel et les logiciels, et les ingénieurs de test peuvent analyser et optimiser leurs environnements de test de régression, a expliqué Mark Olen, chef de groupe marketing produit, division Mentor IC Verification Solutions.

La société a perfectionné l'outil pour se conformer à PSS au fur et à mesure de son évolution et a ajouté un apprentissage automatique de classification appliqué à sa technologie Questa inFact basée sur les graphiques pour permettre le ciblage de scénarios non encore vérifiés. Cela accélère la réalisation des objectifs de couverture au niveau du bloc IP et augmente l'utilité des tests de métal nu au niveau du circuit intégré. L'outil apprend de chaque scénario suivant lors de la simulation ou de l'émulation.

L'application de la technologie d'exploration de données étend l'application du stimulus portable au-delà de la vérification. Il permet à l'outil de collecter et de corréler l'activité au niveau des transactions pour caractériser les paramètres de performance de conception IC, tels que l'efficacité de routage de matrice et la bande passante, la latence au niveau du système, la cohérence du cache, l'efficacité de l'arbitrage, l'exécution dans le désordre et les performances de l'opcode. Il peut également analyser et optimiser les environnements de test de régression, pour éviter la nécessité de cycles de simulation et d'émulation.

L'outil peut être utilisé pour générer des scénarios de test UVM SystemVerilog pour la couverture fonctionnelle au niveau du bloc IP avec le simulateur Questa, puis réutiliser les scénarios de test pour générer des tests C / C ++ pour la génération de trafic au niveau IC avec l'émulateur Veloce de l'entreprise . Il peut également être utilisé pour générer du code d'assemblage au niveau du système pour la vérification du jeu d'instructions et des scénarios C / C ++ pour l'exploration architecturale avec le système de prototypage virtuel Vista. Lorsqu'il est utilisé avec l'ensemble d'outils de synthèse de haut niveau Catapult de Mentor, il peut générer des scénarios C / C ++ avant et des tests RTL après la synthèse comportementale.