بالإضافة إلى شركات EDA و IP و SoC ، تميزت DAC لهذا العام بعدد هيئات الصناعة التي كانت تعزز علامتها التجارية الخاصة بالتكنولوجيا وترسي المعايير التي يجب أن تتبعها الصناعة.

تم ربط Accellera ، الهيئة التي تروج لمعايير التصميم والنمذجة والتحقق على مستوى النظام ، بالعديد من الشركات الرائدة في الصناعة ، مع إعلانات حول معايير EDA و IP.

وقال لو داي ، كبير المديرين للهندسة في كوالكوم وكرسيليرا في الإعلان عن الاختبار المحمول والتحفيز القياسي (PSS) 1.0 الذي تمت الموافقة عليه ، إن مهمة أكسيليرا هي توفير لغة منصة لتحسين تصميم منتجات الإلكترونيات والتحقق منها وإنتاجيتها. من قبل المنظمة.

تسمح المواصفات - المتاحة للتنزيل المجاني - للمستخدم بتحديد القصد والتحقق من السلوكيات مرة واحدة واستخدامها عبر تطبيقات وأنظمة أساسية متعددة.

المعيار الجديد متاح على الفور تحميل مجانا.

يمكن استخدام تمثيل واحد لسيناريوهات التحفيز والاختبار لاختبار SoC ومقاييس التغطية للتحقق من الأجهزة والبرامج من قبل العديد من المستخدمين عبر مستويات مختلفة من التكامل وتحت تكوينات مختلفة لإنشاء محاكاة ومضاهاة ونماذج FPGA وتطبيقات ما بعد السيليكون.

يعتقد Dai أن المعيار سيكون له "تأثير عميق" على الصناعة ، لأنه يحول التركيز من التحقق على مستوى النظام ويزيد من إنتاجية المصممين من خلال القدرة على استخدام مواصفات اختبار واحدة قابلة للنقل عبر منصات متعددة للتصميم والتحقق.

يحدد المعيار لغة خاصة بالمجال وما يصاحبها من إعلانات فئة C ++ مكافئة لغويًا ، وينشئ تمثيلًا واحدًا لسيناريوهات التحفيز والاختبار استنادًا إلى لغات البرمجة الموجهة للكائنات ولغات التحقق من الأجهزة ولغات النمذجة السلوكية. يمكن استخدام النتيجة من قبل فريق التصميم بأكمله ، من التحقق والاختبار والتصميم ، وفي ظل تكوينات مختلفة واختيار أفضل الأدوات من الموردين المختلفين لمتطلبات التحقق. يستخدم المعيار بنيات أصلية لتدفق البيانات والتزامن والمزامنة ومتطلبات الموارد والحالات والانتقالات.

في DAC ، أعلنت Cadence أن أداة تصميم Perspec System Verifier تدعم معيار الاختبار والتحفيز المحمول. كجزء من مجموعة أدوات Verifier ، فإنه يعمل على أتمتة عمليات إغلاق تغطية SoC الخاصة بالسيارات والجوال والخوادم ، ويُزعم أيضًا أنه يحسن إنتاجية الاختبار على مستوى النظام بعامل 10.

يوفر Perspec System Verifier نهجًا قائمًا على النموذج المجرد لتحديد حالات استخدام SoC من نموذج PSS ويستخدم الرسوم البيانية لأنشطة لغة النمذجة الموحدة (UML) لتصور الاختبارات التي تم إنشاؤها.

تم تحسين اختبارات Perspec System Verifier لكل أداة في مجموعة التحقق ، بما في ذلك محاكاة Cadence Xcelium Parallel Logic Simulation و Palladium Z1 Enterprise Emulation Platform ومنصة النماذج الأولية المستندة إلى Protium S1 FPGA. تتكامل الأداة أيضًا مع نظام vManager Metric-Driven Signoff الخاص بالشركة لدعم تغطية حالة الاستخدام الجديدة في PSS. يقوم بإنشاء اختبارات يمكن أن تستخدم التحقق IP (VIP) ، بحيث يمكن إعادة استخدام محتوى التحقق عبر منهجية PSS ، لتسريع التحقق من SoC.

شركة أخرى تدعم PSS هي Mentor. ستدعم الشركة إصدارها القادم من أداة Questa inFact المعيار. (تبرعت الشركة بتكنولوجيا Questa inFact للمنظمة في عام 2014 وهي أساس المعيار ، كما تدعي الشركة).

وتعتقد أن PSS ستزيد من الاعتماد التحفيز المحمول في الاستخدام الواسع والسائد ومساعدة مهندسي IC على التعاون بكفاءة في تصميم المنتجات للأسواق الجديدة والناشئة ، مثل الذكاء الاصطناعي (AI) ، والاتصالات اللاسلكية 5G والقيادة الذاتية.

تستخدم شركة Questa inFact تقنيات التعلم الآلي واستخراج البيانات لزيادة الإنتاجية بما يصل إلى 40 عامًا ، كما يقول منتور وعبر مراحل متعددة من تطوير IC. يمكن للمصممين إكمال تحليل الأداء والطاقة على مستوى IC ، ويمكن لمهندسي التحقق تحقيق مستويات أعلى من التغطية في وقت أقل ، بينما يمكن لمهندسي التحقق من الاندماج الكامل للأجهزة والبرامج ، ويمكن لمهندسي الاختبار تحليل وتحسين بيئات اختبار الانحدار ، كما أوضح مارك أولين ، مدير مجموعة تسويق المنتجات ، قسم Mentor IC Verification Solutions.

تعمل الشركة على تحسين الأداة لتتوافق مع PSS أثناء تطورها ، وقد أضافت التعلم الآلي لتصنيف التطبيق إلى تقنية Questa inFact المستندة إلى الرسم البياني لتمكين استهداف السيناريوهات التي لم يتم التحقق منها بعد. يؤدي هذا إلى تسريع تحقيق أهداف التغطية على مستوى كتلة IP ، ويزيد من فائدة اختبار المعادن العارية على مستوى IC. تتعلم الأداة من كل سيناريو لاحق أثناء المحاكاة أو المحاكاة.

يمتد تطبيق تكنولوجيا استخراج البيانات إلى تطبيق التحفيز المحمول إلى ما هو أبعد من التحقق. إنه يمكّن الأداة من جمع وربط النشاط على مستوى المعاملة لتمييز معلمات أداء تصميم IC ، مثل كفاءة توجيه النسيج وعرض النطاق الترددي ، وزمن الوصول على مستوى النظام ، وتماسك ذاكرة التخزين المؤقت ، وكفاءة التحكيم ، والتنفيذ خارج الترتيب ، وأداء كود التشغيل. يمكنه أيضًا تحليل وتحسين بيئات اختبار الانحدار ، لتجنب الحاجة إلى دورات المحاكاة والمضاهاة.

يمكن استخدام الأداة لإنشاء سيناريوهات اختبار UVM SystemVerilog للتغطية الوظيفية على مستوى كتلة IP باستخدام محاكي Questa ، ثم إعادة استخدام سيناريوهات الاختبار لإنشاء اختبارات C / C ++ لتوليد حركة المرور على التحقق من مستوى IC باستخدام محاكي Veloce الخاص بالشركة . يمكن استخدامه أيضًا لإنشاء رمز التجميع على مستوى النظام للتحقق من مجموعة التعليمات وسيناريوهات C / C ++ للاستكشاف المعماري باستخدام نظام النماذج الافتراضية لـ Vista. عند استخدامها مع مجموعة أدوات كاتابولت عالية المستوى للتوجيه ، يمكنها إنشاء سيناريوهات C / C ++ من قبل ، واختبارات RTL بعد التوليف السلوكي.