Además de las compañías de EDA, IP y SoC, el DAC de este año se distinguió por la cantidad de organismos de la industria que promocionaban su marca particular de tecnología y establecían estándares que la industria debería seguir.

Accellera, el organismo que promueve los estándares de diseño, modelado y verificación a nivel de sistema, se vinculó con varias de las compañías líderes de la industria, con anuncios sobre los estándares EDA e IP.

La misión de Accellera es proporcionar un lenguaje de plataforma para mejorar el diseño, la verificación y la productividad de los productos electrónicos, dijo Lu Dai, director senior de ingeniería de Qualcomm y presidente de Accellera en el anuncio del Estándar de prueba y estímulo portátil (PSS) 1.0 que había sido aprobado por la organización.

La especificación, disponible para descarga gratuita, permite al usuario especificar la intención y los comportamientos de verificación una vez y usarlos en múltiples implementaciones y plataformas.

El nuevo estándar está disponible de inmediato para descargar gratis.

Muchos usuarios pueden utilizar una representación única de escenarios de estímulo y prueba para pruebas de SoC y métricas de cobertura para verificación de hardware y software en diferentes niveles de integración y bajo diferentes configuraciones para generar simulaciones, emulaciones, prototipos de FPGA e implementaciones posteriores al silicio.

Dai cree que el estándar tendrá un "impacto profundo" en la industria, ya que cambia el enfoque de la verificación a nivel del sistema y aumenta la productividad de los diseñadores al poder usar una especificación de prueba que es portátil en múltiples plataformas para el diseño y la verificación.

El estándar define un lenguaje específico de dominio y declaraciones de clase C ++ semánticamente equivalentes, y crea una representación única de estímulo y escenarios de prueba basados ​​en lenguajes de programación orientados a objetos, lenguajes de verificación de hardware y lenguajes de modelado de comportamiento. El resultado puede ser utilizado por todo el equipo de diseño, desde las disciplinas de verificación, prueba y diseño, y bajo diferentes configuraciones y seleccionar las mejores herramientas de diferentes proveedores para los requisitos de verificación. El estándar utiliza construcciones nativas para el flujo de datos, concurrencia y sincronización, requisitos de recursos y estados y transiciones.

En DAC, Cadence anunció que su herramienta de diseño del verificador del sistema Perspec es compatible con el estándar de prueba y estímulo portátil. Como parte del conjunto de herramientas Verifier, automatiza los cierres de cobertura de SoC automotrices, móviles y de servidores, y también se afirma que mejora la productividad de las pruebas a nivel de sistema en un factor de 10.

El verificador del sistema Perspec proporciona un enfoque basado en modelos abstractos para definir los casos de uso de SoC a partir del modelo PSS y utiliza diagramas de actividad del lenguaje de modelado unificado (UML) para visualizar las pruebas generadas.

Las pruebas del verificador del sistema Perspec están optimizadas para cada herramienta en el paquete de verificación, incluida la simulación de lógica paralela de Cadence Xcelium, la plataforma de emulación empresarial Palladium Z1 y la plataforma de creación de prototipos basada en FPGA Protium S1. La herramienta también se integra con la plataforma vManager Metric-Driven Driven Signoff de la compañía para admitir la nueva cobertura de casos de uso en el PSS. Genera pruebas que pueden usar Verificación IP (VIP), de modo que el contenido de verificación se puede reutilizar mediante la metodología PSS, para acelerar la verificación de SoC.

Otra compañía que apoya el PSS es Mentor. La compañía, su próximo lanzamiento de la herramienta Questa inFact, admitirá el estándar. (La compañía donó su tecnología Questa inFact a la organización en 2014 y es la base del estándar, afirma la compañía).

Cree que el PSS aumentará la adopción estímulo portátil para un uso más amplio y general y ayudar a los ingenieros de IC a colaborar eficientemente en el diseño de productos para mercados nuevos y emergentes, como inteligencia artificial (IA), comunicación inalámbrica 5G y conducción autónoma.

Questa inFact utiliza técnicas de aprendizaje automático y minería de datos para aumentar la productividad hasta en un factor de 40, dice Mentor, y en múltiples fases del desarrollo de circuitos integrados. Los diseñadores pueden completar el análisis de rendimiento y potencia en el nivel de IC, los ingenieros de verificación pueden lograr mayores niveles de cobertura en menos tiempo, mientras que los ingenieros de validación pueden integrar completamente el hardware y el software, y los ingenieros de prueba pueden analizar y optimizar sus entornos de prueba de regresión, explicó Mark Olen, gerente de grupo de mercadeo de productos, división Mentor IC Verification Solutions.

La compañía ha estado refinando la herramienta para cumplir con PSS a medida que evolucionó y ha agregado el aprendizaje automático de clasificación aplicado a su tecnología Questa inFact basada en gráficos para permitir la orientación de escenarios aún no verificados. Esto acelera el cumplimiento de los objetivos de cobertura en el nivel de bloqueo de IP y aumenta la utilidad de las pruebas de metal desnudo en el nivel de IC. La herramienta aprende de cada escenario posterior durante la simulación o emulación.

La aplicación de la tecnología de minería de datos extiende la aplicación del estímulo portátil más allá de la verificación. Permite que la herramienta recopile y correlacione la actividad a nivel de transacción para caracterizar los parámetros de rendimiento del diseño de IC, como la eficiencia y el ancho de banda del enrutamiento de la tela, la latencia a nivel del sistema, la coherencia de caché, la eficiencia de arbitraje, la ejecución fuera de orden y el rendimiento del código de operación. También puede analizar y optimizar entornos de prueba de regresión, para evitar la necesidad de ciclos de simulación y emulación.

La herramienta se puede usar para generar escenarios de prueba UVM SystemVerilog para cobertura funcional a nivel de bloque IP con el simulador Questa, y luego reutilizar los escenarios de prueba para generar pruebas C / C ++ para la generación de tráfico en la verificación de nivel IC con el emulador Veloce de la compañía . También se puede usar para generar código de ensamblaje a nivel del sistema para la verificación del conjunto de instrucciones y escenarios C / C ++ para la exploración arquitectónica con el sistema de creación de prototipos virtual Vista. Cuando se usa con el conjunto de herramientas de síntesis de alto nivel Catapult de Mentor, puede generar escenarios C / C ++ antes y pruebas de RTL después de la síntesis conductual.