EDA, IP 및 SoC 회사뿐만 아니라 올해의 DAC는 특정 기술 브랜드를 홍보하고 업계가 따라야 할 표준을 설정 한 업계 단체의 수로 구별되었습니다.

시스템 수준 설계, 모델링 및 검증 표준을 홍보하는 단체 인 Accellera는 EDA 및 IP 표준에 관한 발표와 함께 업계의 여러 주요 회사와 연결되었습니다.

Accellera의 사명은 전자 제품의 설계 및 검증 및 생산성을 향상시키는 플랫폼 언어를 제공하는 것이라고 Qualcomm의 엔지니어링 책임자 인 Lu Dai와 Accellera 의장 인 휴대용 테스트 및 자극 표준 (PSS) 1.0 발표에서 발표 조직에 의해.

무료 다운로드가 가능한 사양을 통해 사용자는 확인 의도와 동작을 한 번 지정하고 여러 구현 및 플랫폼에서이를 사용할 수 있습니다.

새로운 표준은 즉시 사용할 수 있습니다 다운로드 무료로.

하드웨어 및 소프트웨어 검증을위한 SoC 테스트 및 커버리지 메트릭에 대한 자극 및 테스트 시나리오의 단일 표현을 다양한 수준의 통합 및 다른 구성에서 시뮬레이션, 에뮬레이션, FPGA 프로토 타이핑 및 사후 실리콘 구현을 생성하기 위해 여러 사용자가 사용할 수 있습니다.

Dai는 표준이 시스템 수준 검증에서 초점을 이동하고 설계 및 검증을 위해 여러 플랫폼에서 이식 가능한 하나의 테스트 사양을 사용할 수있게함으로써 디자이너의 생산성을 향상 시키므로이 표준이 업계에 "중대한 영향을 미칠 것"이라고 생각합니다.

이 표준은 도메인 별 언어와 그에 상응하는 의미 론적으로 동일한 C ++ 클래스 선언을 정의하고 객체 지향 프로그래밍 언어, 하드웨어 검증 언어 및 행동 모델링 언어를 기반으로 한 자극 및 테스트 시나리오의 단일 표현을 만듭니다. 결과는 검증, 테스트 및 설계 분야, 다양한 구성에서 전체 설계 팀이 사용할 수 있으며 검증 요구 사항에 따라 다른 공급 업체의 최상의 도구를 선택할 수 있습니다. 이 표준은 데이터 흐름, 동시성 및 동기화, 리소스 요구 사항 및 상태 및 전환에 기본 구성을 사용합니다.

Cadence는 DAC에서 Perspec System Verifier 설계 툴이 휴대용 테스트 및 자극 표준을 지원한다고 발표했습니다. Verifier 도구 제품군의 일부인이 제품은 자동차, 모바일 및 서버 SoC 커버리지 클로저를 자동화하고 시스템 레벨 테스트 생산성을 10 배 향상시킵니다.

Perspec System Verifier는 PSS 모델에서 SoC 사용 사례를 정의하기위한 추상 모델 기반 접근 방식을 제공하고 UML (Unified Modeling Language) 활동 다이어그램을 사용하여 생성 된 테스트를 시각화합니다.

Perspec System Verifier 테스트는 Cadence Xcelium Parallel Logic Simulation, Palladium Z1 Enterprise Emulation Platform 및 Protium S1 FPGA 기반 프로토 타이핑 플랫폼을 포함하여 Verification Suite의 각 도구에 최적화되어 있습니다. 또한이 도구는 회사의 vManager Metric-Driven Signoff 플랫폼과 통합되어 PSS의 새로운 사용 사례 범위를 지원합니다. VIP (Verification IP)를 사용할 수있는 테스트를 생성하여 PSS 방법론을 통해 검증 컨텐츠를 재사용하여 SoC 검증을 가속화 할 수 있습니다.

PSS를 지원하는 다른 회사는 Mentor입니다. 이 회사는 곧 출시 될 Questa inFact 도구를 표준으로 지원할 것입니다. (이 회사는 2014 년에 Questa inFact 기술을 조직에 기증했으며 이것이 표준의 기초라고 회사에 주장합니다.)

PSS가 채택을 늘릴 것이라고 믿습니다. 보다 광범위한 주류 사용에 대한 휴대용 자극을 제공하고 IC 엔지니어가 인공 지능 (AI), 5G 무선 통신 및 자율 주행과 같은 신흥 시장을위한 제품 설계에서 효율적으로 협력 할 수 있도록 지원합니다.

Mensta는 Questa inFact는 머신 러닝 및 데이터 마이닝 기술을 사용하여 생산성을 최대 40 배까지 높이고 여러 단계의 IC 개발에 걸쳐 있다고 설명했다. 설계자는 IC 레벨에서 성능 및 전력 분석을 완료 할 수 있고 검증 엔지니어는 짧은 시간 내에 더 높은 범위의 커버리지를 달성 할 수 있으며 검증 엔지니어는 하드웨어와 소프트웨어를 완전히 통합 할 수 있으며 테스트 엔지니어는 회귀 테스트 환경을 분석 및 최적화 할 수 있다고 Mark Olen은 설명했다. 멘토 IC 검증 솔루션 사업부 제품 마케팅 그룹 관리자.

이 회사는 발전함에 따라 PSS를 준수하도록 도구를 개선했으며, 아직 분류되지 않은 시나리오를 대상으로 할 수 있도록 그래프 기반 Questa inFact 기술에 적용된 분류 기계 학습을 추가했습니다. 이를 통해 IP 블록 수준에서 도달 범위 목표를 달성하고 IC 수준에서 베어 메탈 테스트의 유용성을 높입니다. 이 도구는 시뮬레이션 또는 에뮬레이션 중에 각 후속 시나리오에서 학습합니다.

데이터 마이닝 기술의 적용은 검증을 넘어 휴대용 자극의 적용을 확장합니다. 이 도구를 사용하면 트랜잭션 라우팅 수준의 활동을 수집 및 연관시켜 패브릭 라우팅 효율성 및 대역폭, 시스템 수준의 대기 시간, 캐시 일관성, 중재 효율성, 비 순차적 실행 및 오피 코드 성능과 같은 IC 설계 성능 매개 변수를 특성화 할 수 있습니다. 또한 시뮬레이션 및 에뮬레이션주기를 피하기 위해 회귀 테스트 환경을 분석하고 최적화 할 수 있습니다.

이 도구는 Questa 시뮬레이터를 사용하여 IP 블록 레벨에서 기능 범위에 대한 UVM SystemVerilog 테스트 시나리오를 생성 한 다음 테스트 시나리오를 재사용하여 IC 레벨 검증시 회사의 Veloce 에뮬레이터로 트래픽 생성을위한 C / C ++ 테스트를 생성 할 수 있습니다. . 또한 Vista 가상 프로토 타이핑 시스템을 사용한 아키텍처 탐색을위한 명령 세트 검증 및 C / C ++ 시나리오를 위해 시스템 레벨에서 어셈블리 코드를 생성하는 데 사용될 수 있습니다. Mentor의 Catapult High-Level Synthesis 툴셋과 함께 사용하면 행동 합성 전에 C / C ++ 시나리오를 생성 한 후 RTL 테스트를 생성 할 수 있습니다.