Förutom EDA-, IP- och SoC-företag kännetecknades årets DAC av antalet branschorganisationer som främjade deras specifika varumärke och fastställde standarder som branschen skulle följa.

Accellera, det organ som främjar systemnivåer för design, modellering och verifiering på systemnivå, kopplades till flera av branschens ledande företag med tillkännagivanden kring EDA och IP-standarder.

Accelleras uppgift är att tillhandahålla ett plattformsspråk för att förbättra design och verifiering och produktivitet av elektronikprodukter, säger Lu Dai, teknikchef vid Qualcomm och Accellera ordförande vid tillkännagivandet av Portable Test and Stimulus Standard (PSS) 1.0 som hade godkänts av organisationen.

Specifikationen - tillgänglig för gratis nedladdning - gör det möjligt för användaren att ange verifieringsintention och beteende en gång och använda dem över flera implementationer och plattformar.

Den nya standarden är omedelbar tillgänglig för ladda ner gratis.

En enda representation av stimulans- och testscenarier för SoC-test- och täckningsmetriker för verifiering av hårdvara och mjukvara kan användas av många användare över olika integrationsnivåer och under olika konfigurationer för att generera simulering, emulering, FPGA-prototyper och implementeringar efter kisel.

Dai tror att standarden kommer att ha en "djup inverkan" på branschen, eftersom den förskjuter fokus från verifiering på systemnivå och ökar designerns produktivitet genom att kunna använda en testspecifikation som är portabel över flera plattformar för design och verifiering.

Standarden definierar ett domänspecifikt språk och tillhörande semantiskt ekvivalenta C ++ klassdeklarationer, och skapar en enda representation av stimulans- och testscenarier baserade på objektorienterade programmeringsspråk, hårdvarukontrollspråk och beteendemodelleringsspråk. Resultatet kan användas av hela designteamet från verifierings-, test- och designdiscipliner och under olika konfigurationer och välja de bästa verktygen från olika leverantörer för verifieringskrav. Standarden använder ursprungliga konstruktioner för dataflöde, samtidighet och synkronisering, resursbehov och tillstånd och övergångar.

På DAC meddelade Cadence att dess designverktyg för Perspec System Verifier stöder Portable Test och Stimulus-standarden. En del av Verifier-paketet med verktyg automatiserar fordons-, mobil- och server SoC-täckningsstängningar och påstås också förbättra testnivån på systemnivån med en faktor 10.

Perspec System Verifier tillhandahåller ett abstrakt modellbaserat tillvägagångssätt för att definiera SoC-användningsfall från PSS-modellen och använder Unified Modelling Language (UML) aktivitetsdiagram för att visualisera de genererade testerna.

Perspec-systemverifieringstester är optimerade för varje verktyg i Verification Suite, inklusive Cadence Xcelium Parallel Logic Simulation, Palladium Z1 Enterprise Emulation Platform och den Protium S1 FPGA-baserade prototypplattformen. Verktyget integreras också med företagets vManager Metric-Driven Signoff-plattform för att stödja den nya användningsfallstäckningen i PSS. Den genererar test som kan använda Verification IP (VIP), så att verifieringsinnehållet kan återanvändas via PSS-metoden, för att påskynda SoC-verifiering.

Ett annat företag som stöder PSS är Mentor. Företaget den kommande utgåvan av Questa inFact-verktyget kommer att stödja standarden. (Företaget donerade sin Questa inFact-teknik till organisationen 2014 och det är grunden för standarden, hävdar företaget.)

Den anser att PSS kommer att öka antagandet bärbar stimulans till bredare, mainstream-användning och hjälpa IC-ingenjörer att effektivt samarbeta i designen av produkter för nya och tillväxtmarknader, såsom artificiell intelligens (AI), 5G trådlös kommunikation och autonom körning.

Questa inFact använder maskininlärning och teknik för gruvdrift för att öka produktiviteten med upp till en faktor 40, säger Mentor, och över flera faser av IC-utvecklingen. Designers kan slutföra prestanda och effektanalys på IC-nivå, verifieringsingenjörer kan uppnå högre täckningsnivåer på kortare tid, medan valideringsingenjörer helt kan integrera hårdvara och programvara, och testingenjörer kan analysera och optimera sina regressionstestmiljöer, förklarade Mark Olen, produktmarknadsföringsgruppschef, division Mentor IC Verification Solutions.

Företaget har förfinat verktyget för att följa PSS när det utvecklats och har lagt till tillämpad klassificeringsmaskininlärning till sin grafbaserade Questa inFact-teknik för att möjliggöra inriktning på scenarier som ännu inte verifierats. Detta påskyndar att möta täckningsmålen på IP-blocknivån och ökar användbarheten av test av barmetall på IC-nivån. Verktyget lär sig av varje efterföljande scenario under simulering eller emulering.

Tillämpningen av data mining-teknik utvidgar tillämpningen av bärbar stimulans utöver verifiering. Det gör det möjligt för verktyget att samla in och korrelera transaktionsnivåaktivitet för att karakterisera IC-designprestandeparametrar, såsom tygrutningseffektivitet och bandbredd, latens på systemnivå, cachekoherens, skiljeförändringseffektivitet, exekvering av utförande och opcode-prestanda. Det kan också analysera och optimera regressionstestmiljöer för att undvika behovet av simulerings- och emuleringscykler.

Verktyget kan användas för att generera UVM SystemVerilog testscenarier för funktionell täckning på IP-blocknivå med Questa-simulatorn, och sedan återanvända testscenarierna för att generera C / C ++ -test för trafikgenerering på IC-nivåverifiering med företagets Veloce-emulator . Den kan också användas för att generera monteringskod på systemnivå för instruktionsuppsättningsverifiering och C / C ++ -scenarier för arkitektonisk utforskning med Vista-virtuella prototypningssystem. När den används med Mentors Catapult High-Level Synthesis verktygssats kan den generera C / C ++ -scenarier före och RTL-test efter, beteendesyntes.